芯片设计是一个高度复杂、分工精细的系统工程

芯片设计是一个高度复杂、分工精细的系统工程，通常分为前端设计（Front-End）和后端实现（Back-End）两大阶段，整体周期从几个月到两三年不等。下面按实际工程顺序梳理全流程。

🎯 第一阶段：规格定义与架构设计（Front-End 上游）

1. 芯片规格定义（Specification）

• 明确芯片功能、性能、功耗、接口、工艺节点、成本目标

• 输出：芯片规格书（Spec Document）

2. 架构设计（Architecture Design）

• 确定CPU/DSP/NPU等核心模块选型

• 规划总线拓扑（AXI/CHI等）、存储层级（Cache/DRAM）、时钟域、电源域

• 常用工具：MATLAB、C/C++ 进行算法级建模与仿真

• 输出：架构方案、性能功耗评估模型

3. RTL 编码（RTL Coding）

• 用 Verilog/SystemVerilog/VHDL 将架构翻译成寄存器传输级代码

• 主流厂商多采用 SystemVerilog

• 需遵循 RTL 编码规范，保证可综合性

4. 功能验证（Functional Verification）

• 搭建 testbench，通过仿真验证 RTL 功能正确性

• 方法：定向测试 + 随机约束测试（CRV）+ UVM 验证方法学

• 工具：Synopsys VCS、Cadence Xcelium、Siemens Questa

• 覆盖率要求：code coverage、function coverage 通常需达到 95%+

5. 逻辑综合（Logic Synthesis）

• 将 RTL 映射为门级网表（Gate-level Netlist）

• 约束文件（SDC）定义时序、面积、功耗目标

• 工具：Synopsys DC/DC-GTK、Cadence Genus

• 输出：门级网表 + SDF（标准延时格式）

6. 形式验证（Formal Verification）

• 用数学方法证明 RTL 与门级网表等价（Equivalence Checking）

• 工具：Synopsys Formality、Cadence Conformal

• 确保综合过程未引入功能错误

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🔧 第二阶段：后端实现（Back-End）

7. 物理实现（Physical Implementation）

包含三个核心步骤：

• Floorplan（布局规划）：确定芯片尺寸、模块位置、电源网络（Power Grid）

• Placement（单元放置）：将标准单元放到芯片上，优化时序与拥塞

• CTS（Clock Tree Synthesis，时钟树综合）：构建低偏斜（low skew）的时钟网络

• Routing（布线）：完成单元间金属连线

• 工具：Synopsys ICC2/FC、Cadence Innovus

8. 物理验证（Physical Verification）

• DRC（Design Rule Check）：检查是否满足晶圆厂工艺规则

• LVS（Layout vs Schematic）：版图与原理图一致性检查

• ERC（Electrical Rule Check）：电气规则检查

• 工具：Siemens Calibre、Synopsys ICV

9. 时序签核（Timing Sign-off）

• STA（Static Timing Analysis，静态时序分析）

• 检查建立时间（Setup）/ 保持时间（Hold）/ 最大最小延时

• 工具：Synopsys PrimeTime

• 需在最佳/典型/最差（PVT）多种工艺角下通过

10. 功耗分析与优化

• 功耗估算：Synopsys PrimePower

• IR Drop 分析、电迁移（EM）检查

• 多电压域、电源门控（Power Gating）设计

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📤 第三阶段：交付与制造

11. Tape-out（流片）

• 输出 GDSII / OASIS 版图文件

• 交付晶圆厂（Foundry）：台积电(TSMC)、三星(Samsung)、中芯国际(SMIC)等

• 同时交付：工艺文件（.tf）、RC 寄生参数文件、PDK（Process Design Kit）

12. 掩模制作（Mask Fabrication）

• 光刻掩模版制作，一套 7nm 工艺掩模约 100+ 层，成本数百万美元

13. 晶圆制造（Fabrication）

• 光刻、刻蚀、离子注入、CMP 等数百道工序

• 周期：2-3 个月

14. 封装（Packaging）

• 传统封装：QFP、BGA、QFN

• 先进封装：CoWoS、InFO、Chiplet（小芯片异构集成）

• 厂商：日月光、Amkor、长电科技

15. 测试（Testing）

• CP（Chip Probe）：晶圆级测试

• FT（Final Test）：封装后测试

• Burn-in：老化测试筛选早期失效

• 验证功能、性能、良率

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🛠 EDA 工具三巨头

厂商	代表工具	强项
Synopsys（新思）	DC、ICC2、VCS、PrimeTime	综合、时序分析
Cadence（楷登）	Genus、Innovus、Xcelium	后端实现、仿真
Siemens EDA（原Mentor）	Calibre、Questa	物理验证、FPGA

💡 国内 EDA：华大九天、芯和半导体、概伦电子等正在补齐各环节，但高端全流程工具仍依赖三巨头。

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📊 流程全景图

规格定义 → 架构设计 → RTL编码 → 功能验证 ↕
                                          ↓
                                   逻辑综合 → 形式验证
                                          ↓
               Floorplan → Placement → CTS → Routing
                                          ↓
                物理验证(DRC/LVS) → 时序签核(STA)
                                          ↓
                                      Tape-out
                                          ↓
                              掩模制作 → 晶圆制造
                                          ↓
                                      封装 → 测试

⚠️ 几点现实考量：

• 一个 5nm SoC 项目通常需要 500+ 工程师协作 18-36 个月

• 流片成本：28nm 约 $300万，7nm 约 $3000万，3nm 高达 $5亿+

• 流片失败一次 = 项目延期半年 + 千万级损失，所以验证和签核极其严苛

转载自 CSDN-专业IT技术社区

原文链接：https://blog.csdn.net/weixin_60830013/article/details/163525056